La séparation des cycles de lecture et d'écriture, pendant l'analyse des performances d'intégrité des signaux des interfaces DDR, est une tâche difficile. Des capacités complètes de déclenchement sont nécessaires, en particulier pour tenter de recréer le diagramme de l'œil en temps réel.
Superposition aléatoire des cycles de lecture et d'écriture DDR
La qualité du signal de l'interface DDR est essentielle en termes de fiabilité de fonctionnement du système de mémoire. L'analyse du diagramme de l'œil des données est une méthode courante d'évaluation de l'intégrité du signal. L'architecture DDR utilise le fonctionnement semi-duplex où les cycles de lecture et d'écriture ont la même courbe de signal à différents intervalles. Pour différencier un cycle de lecture d'un cycle d'écriture dans l'analyse de diagramme de l'œil, les ingénieurs examinent l'alignement de phase des signaux de données (DQ) et d'échantillonnage (DQS). La séparation des cycles de lecture et d'écriture, certes difficile, permet l'évaluation du diagramme de l'œil des données sur une longue période en temps réel.
Cycles de lecture et d'écriture
Les oscilloscopes hautes performances R&S®RTP ont des capacités avancées de déclenchement. La séquence A-B du système de déclenchement numérique unique permet de configurer deux conditions de déclenchement consécutives à temporisation précise et une résolution qui descend jusqu'à 1 ps. Une condition de déclenchement peut être combinée à des qualificatifs logiques pour d'autres voies. De plus, l'option de déclenchement par zone R&S®RTP-K19 peut simplifier la configuration en permettant aux utilisateurs de définir des zones qui qualifient les conditions de déclenchement visuellement.
Cycles de lecture et d'écriture
Les cycles de lecture et d'écriture des interfaces de mémoire DDR ne sont pas alignés en phase. L'architecture nécessite un contrôleur de mémoire qui fournit des signaux différentiels d'échantillonnage (DQS) pour verrouiller les données (DQ) à débit élevé ou faible et stable. Pendant le cycle de lecture, les données DQS et DQ sont envoyées en phase, de la mémoire DRAM au contrôleur de mémoire, mais avec un décalage d'intervalle unitaire de 0,5 pour le cycle d'écriture.
Paramétrage d'un déclenchement A-B avec retard
Paramétrage d'un déclenchement A-B avec retard
Favorisant la relation de phase du cycle d'écriture, l'événement de déclenchement A peut être défini comme déclenchement par front d'impulsion sur le signal DQ. Ensuite, un mécanisme de temporisation et de réinitialisation le limite pour rechercher un déclenchement par front d'impulsion de l'événement B sur le signal DQS. Le retard de recherche d'événement B ne doit pas dépasser ½ UI.
Un déclencheur Fenêtre constitue un autre choix d'événement A pour détecter le premier bit DQ au retour d'une séquence trois états (largeur de fenêtre > 1 UI).
Déclenchement sur préambule DQS
Pour DDR3, le bit de préambule DQS est positif dans les cycles d'écriture, négatif dans les cycles de lecture. Généralement les contrôleurs DRAM ont une largeur de bit de préambule légèrement différente de la largeur de bit de données. Cela peut servir de facteur de différenciation du déclenchement. Il suffit de définir le déclencheur de largeur sur les impulsions de longueur supérieure à 1 UI ou d'utiliser une plage comprise entre 1 UI et 1,5 UI. En raison de la mise en œuvre de différents préambules, il est recommandé d'observer en premier lieu les caractéristiques de synchronisation du préambule de l'appareil.
Déclenchement sur préambule DQS
Pour DDR3, le bit de préambule DQS est positif dans les cycles d'écriture, négatif dans les cycles de lecture. Généralement les contrôleurs DRAM ont une largeur de bit de préambule légèrement différente de la largeur de bit de données. Cela peut servir de facteur de différenciation du déclenchement. Il suffit de définir le déclencheur de largeur sur les impulsions de longueur supérieure à 1 UI ou d'utiliser une plage comprise entre 1 UI et 1,5 UI. En raison de la mise en œuvre de différents préambules, il est recommandé d'observer en premier lieu les caractéristiques de synchronisation du préambule de l'appareil.
Déclenchement par zone
L'oscilloscope R&S®RTP propose un déclencheur par zone en option, utile pour la qualification des cycles de lecture et d'écriture valides, sur la base de formes d'ondes distinctives. Les zones peuvent être librement définies directement à l'écran, pour distinguer si les signaux doivent ou ne doivent pas les traverser. Ceci est particulièrement utile lorsque les caractéristiques de forme d'onde n'entrent pas dans la définition de déclenchement.
Pour les cycles d'écriture, le DQS n'est pas en phase avec le DQ. Une zone peut être définie pour s'assurer que le signal DQ ne viole pas le même bord que le DQS.
Généralement, l'intégrité du signal de la mémoire DDR est mesurée du côté DRAM. Cela signifie que l'amplitude de tension du signal d'écriture est inférieure à celle du signal de lecture. C'est pourquoi des régions de zone peuvent disqualifier des cycles de lecture en fonction de l'intensité du signal (niveau de tension).
La fiabilité de séparation des cycles de lecture et d'écriture est essentielle pour évaluer l'intégrité du signal des interfaces de mémoire DDR. Le déclencheur numérique de l'oscilloscope hautes performances R&S®RTP garantit un mécanisme de déclenchement séquentiel précis. Ce déclencheur, combiné au déclencheur par zone, propose des capacités de déclenchement polyvalentes et flexibles pour les mesures des interfaces de mémoire DDR.
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