Triggern auf Lese- und Schreibzyklen von DDR3-Speichern

Bei der Analyse der Signalintegrität von DDR-Schnittstellen ist die Trennung der Lese- und Schreibzyklen mit einigen Herausforderungen verbunden. Umfangreiche Trigger-Fähigkeiten sind erforderlich – besonders, wenn das Augendiagramm in Echtzeit reproduziert werden soll.

Zufällige Überlagerung von DDR-Lese- und Schreibzyklen
Zufällige Überlagerung von DDR-Lese- und Schreibzyklen
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Ihre Anforderung

Die Signalqualität der DDR-Schnittstelle ist für einen zuverlässigen Betrieb des Speichersystems entscheidend. Die Analyse des Datenauges ist eine gängige Methode zur Beurteilung der Signalintegrität. Die DDR-Architektur basiert auf Halbduplex, d. h. die Lese- und Schreibzyklen erfolgen in wechselnden Zeitintervallen auf der gleichen Signalleitung. Um für die Augenanalyse Lese- und Schreibzyklen unterscheiden zu können, überprüfen Ingenieure die Phasenausrichtung der Daten- (DQ) und Strobe- (DQS) Signale. Die Verwendung spezieller Trigger zur Trennung der Lese-/Schreibzyklen ist anspruchsvoll, ermöglicht aber eine Beurteilung des Datenauges über einen langen Zeitraum in Echtzeit.

Lese- und Schreibzyklen
Lese- und Schreibzyklen

Messtechnische Lösung

Die R&S®RTP Hochleistungsoszilloskope verfügen über hochentwickelte Trigger-Fähigkeiten. Die A-B-Sequenz des einzigartigen digitalen Triggersystems ermöglicht die Konfiguration zweier gestaffelter Trigger-Bedingungen mit einer präzisen Zeitverzögerung und einer Auflösung von bis zu 1 ps. Die Trigger-Bedingungen können mit Logik-Operatoren für andere Kanäle kombiniert werden. Darüber hinaus kann mit der Option R&S®RTP-K19 Zone Trigger die Konfiguration vereinfacht werden, indem Zonen definiert werden, die die Trigger-Bedingungen in visueller Form darstellen.

Lese- und Schreibzyklen

Die Lese- und Schreibzyklen von DDR-Speicherschnittstellen sind nicht in Phase. Die Architektur benötigt einen Speicher-Controller, der differenzielle Strobe-Signale (DQS) bereitstellt, um die Daten (DQ) einzufrieren, wenn sie stabil HIGH oder LOW sind. Während des Lesezyklus werden DQS und DQ phasengleich vom DRAM an den Speicher-Controller übermittelt, aber für den Schreibzyklus ist ein Offset von 0,5 Einheitsintervallen (Unit Interval, UI) vorgesehen.

Einrichtung des A-B-Triggers mit Verzögerung
Einrichtung des A-B-Triggers mit Verzögerung
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Einrichtung des A-B-Triggers mit Verzögerung

Durch Ausnutzung der Phasenbeziehung im Schreibzyklus kann das A-Trigger-Ereignis als ein Flanken-Trigger auf das DQ-Signal definiert werden. Es wird dann durch einen Verzögerungs- und Reset-Mechanismus auf die Prüfung auf einen Flanken-Trigger für Ereignis B auf dem DQS-Signal eingeschränkt. Die Verzögerung für die Prüfung auf Ereignis B muss innerhalb von ½ UI liegen.

Eine andere Option für Ereignis A ist ein Fenster-Trigger zur Erkennung des ersten DQ-Bits nach der Rückkehr aus einer Tri-State-Sequenz (Fensterbreite > 1 UI).

Triggern auf die DQS-Präambel

Im Fall von DDR3 ist das DQS-Präambel-Bit positiv in Schreibzyklen und negativ in Lesezyklen. DRAM-Controller haben in der Regel eine Präambel-Bitbreite, die etwas von der Datenbitbreite abweicht. Dies kann als Unterscheidungsmerkmal zum Triggern genutzt werden. Definieren Sie dazu einfach den Breitentrigger für Pulse, die länger als 1 UI sind, oder verwenden einen Bereich von 1 UI bis 1,5 UI. Da es unterschiedliche Präambel-Implementierungen gibt, empfiehlt es sich, zunächst die Präambelzeiten des Bauelements zu beobachten.

Triggern auf die DQS-Präambel
Triggern auf die DQS-Präambel
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Triggern auf die DQS-Präambel

Im Fall von DDR3 ist das DQS-Präambel-Bit positiv in Schreibzyklen und negativ in Lesezyklen. DRAM-Controller haben in der Regel eine Präambel-Bitbreite, die etwas von der Datenbitbreite abweicht. Dies kann als Unterscheidungsmerkmal zum Triggern genutzt werden. Definieren Sie dazu einfach den Breitentrigger für Pulse, die länger als 1 UI sind, oder verwenden einen Bereich von 1 UI bis 1,5 UI. Da es unterschiedliche Präambel-Implementierungen gibt, empfiehlt es sich, zunächst die Präambelzeiten des Bauelements zu beobachten.

Zone Trigger

Für das R&S®RTP ist ein optionaler Zone Trigger verfügbar, der nützlich zur Beurteilung gültiger Lese- und Schreibzyklen auf Grundlage bestimmter Signalformen ist. Die Zonen können direkt auf dem Bildschirm frei definiert werden, um zu entscheiden, ob Signale durchgelassen werden sollen oder nicht. Dies ist insbesondere dann nützlich, wenn die Signalformeigenschaften nicht der Trigger-Definition entsprechen.

Bei Schreibzyklen ist DQS nicht mit DQ in Phase. Es kann eine Zone definiert werden, um sicherzustellen, dass das DQ-Signal nicht die Flanke des DQS-Signals verletzt.

Normalerweise wird die Signalintegrität des DDR-Speichers auf der DRAM-Seite gemessen. Das bedeutet, dass das Schreibsignal eine niedrigere Spannungsamplitude hat als das Lesesignal. Deswegen können die Lesezyklen mit Hilfe von Zonenbereichen anhand der Signalstärke (Spannungspegel) aussortiert werden.

Fazit

Die zuverlässige Trennung von Lese- und Schreibzyklen ist für die Beurteilung der Signalintegrität von DDR-Speicherschnittstellen entscheidend. Der digitale Trigger des R&S®RTP Hochleistungsoszilloskops sorgt für einen präzisen sequenziellen Trigger-Mechanismus. In Kombination mit dem Zone Trigger stehen vielseitige und flexible Trigger-Möglichkeiten für Messungen an DDR-Speicherschnittstellen zur Verfügung.