Ao analisar o desempenho de integridade de sinal de interfaces DDR, separar ciclos de leitura e gravação é uma tarefa desafiadora. Amplas capacidades de trigger são necessárias, especialmente ao tentar recriar o diagrama de olhos em tempo real.
Sobreposição aleatória de ciclos de leitura e gravação de DDR
A qualidade de sinal da interface DDR é decisiva para a operação confiável do sistema de memória. A análise de diagramas de olhos é um método comum para avaliar a integridade de sinal. A arquitetura DDR usa operação semiduplex, em que ciclos de leitura e gravação ocorrem no mesmo traço de sinal em diferentes intervalos. Para diferenciar entre um ciclo de leitura e gravação para a análise de olhos, os engenheiros examinam o alinhamento de fase de sinais de dados (DQ) e estroboscópicos (DQS). Usar triggering específico para separar os ciclos de leitura/gravação é desafiador, mas permite a avaliação de diagramas de olhos em um longo período em tempo real.
Ciclos de leitura e gravação
Os osciloscópios de alto desempenho R&S®RTP apresentam funcionalidades de trigger avançadas. A sequência A-B do sistema de trigger digital único permite a configuração de duas condições de trigger consecutivas com atraso preciso e uma resolução de até 1 ps. Uma condição de trigger pode ser combinada a qualificadores lógicos para outros canais. Além disso, a opção de trigger de zona R&S®RTP-K19 pode simplificar a configuração permitindo aos usuários definir zonas que qualifiquem visualmente condições de trigger.
Ciclos de leitura e gravação
Ciclos de leitura e gravação de interfaces de memória DDR não são alinhados em fase. A arquitetura requer um controlador de memória para fornecer sinais estroboscópicos diferenciais (DQS) para travar os dados (DQ) quando eles estiverem estáveis em um nível alto ou baixo. Durante o ciclo de leitura, DQS e DQ são enviados na fase da DRAM para o controlador de memória, mas há um desvio de 0,5 intervalo de unidade (UI) para o ciclo de gravação.
Configuração do trigger A-B com atraso
Ao nivelar a relação de fase no ciclo de gravação, o evento A de trigger pode ser definido como um trigger de borda no sinal DQ. Depois disso, um mecanismo de atraso e redefinição limita-o para verificar um disparo de borda de evento B no sinal DQS. O atraso para procurar o evento B precisa estar dentro de ½ UI.
Outra opção para o evento A é um trigger de janela para detectar o primeiro bit DQ após o retorno de uma sequência de três estados (largura da janela > 1 UI).
Trigger no preâmbulo do DQS
Para DDR3, o bit de preâmbulo DQS é positivo em ciclos de gravação e negativo em ciclos de leitura. Controladores DRAM geralmente têm uma largura de bit de preâmbulo ligeiramente diferente em comparação à largura do bit de dados. Isso pode ser usado como um diferenciador para triggering. Simplesmente defina o trigger de largura em pulsos mais longos que 1 UI ou use um intervalo de 1 UI a 1,5 UI. Uma vez que há diferentes implementações de preâmbulo, é recomendável primeiro observar a característica de tempo de preâmbulo do dispositivo.
Trigger no preâmbulo do DQS
Para DDR3, o bit de preâmbulo DQS é positivo em ciclos de gravação e negativo em ciclos de leitura. Controladores DRAM geralmente têm uma largura de bit de preâmbulo ligeiramente diferente em comparação à largura do bit de dados. Isso pode ser usado como um diferenciador para triggering. Simplesmente defina o trigger de largura em pulsos mais longos que 1 UI ou use um intervalo de 1 UI a 1,5 UI. Uma vez que há diferentes implementações de preâmbulo, é recomendável primeiro observar a característica de tempo de preâmbulo do dispositivo.
Trigger da zona
O R&S®RTP oferece um trigger de zona opcional útil para qualificar ciclos de leitura e gravação válidos com base em forma de onda características. As zonas podem ser definidas livremente direto na tela para distinguir se os sinais devem ou não passar por elas. Isso é especialmente útil quando a característica da forma de onda fica fora da definição do trigger.
Para ciclos de gravação, DQS está fora de fase com DQ. É possível definir uma zona para garantir que o sinal DQ não viole a mesma borda que DQS.
Normalmente, a integridade de sinal da memória DDR é medida no lado da DRAM. Isso significa que o sinal de gravação tem uma amplitude de tensão menor que o sinal de leitura. Portanto, áreas da zona podem desqualificar ciclos de leitura com base na intensidade do sinal (nível de tensão).
Separar de modo confiável ciclos de leitura e gravação é essencial para avaliar a integridade de sinal de interfaces de memória DDR. O trigger digital do osciloscópio de alto desempenho R&S®RTP garante um mecanismo de trigger sequencial preciso. Isso, combinado ao trigger de zona, oferece funcionalidades de triggering versáveis e flexíveis para medições de interface de memória DDR.
Related products
