Integridade de sinal, árvore de clock, anel de bloqueamento de fase e teste de conversores A/D e D/A
As mais novas tecnologias em alta velocidade requerem tanto clocks de referência com jitter ultrabaixo, como transmissores de jitter ultrabaixo e designs de receptores no sistema em um chip (SoCs). São necessárias novas metodologias de testes que superem as limitações na base de medição de jitter dos métodos existentes e meçam o verdadeiro desempenho de jitter de um clock de referência ou anel de bloqueamento de fase SerDes. Esse desempenho de jitter também precisa ser alcançado em ambientes reais de integridade de potência de um design de sistema, com suas interferências de trilho de potência induzindo jitter para o clock ou anel de bloqueamento de fase SerDes. Isso é caracterizado tipicamente pela taxa de rejeição de ruído de fase de fonte de alimentação de energia PSNR. Com a crescente complexidade das tecnologias de alta velocidade, a Ethernet 112 Gbps e a equalização com base em conversores A/D e D/A estão sendo utilizadas, e os respectivos conversores de dados analógico-para-digital e digital-para-analógico precisam ser projetados e caracterizados.
Com o conhecimento especializado, tanto no domínio de tempo como no de frequência, bem como o trabalho em parceria com os respectivos órgãos de padronização, a Rohde & Schwarz fornece potentes soluções para superar os novos desafios de árvore de clock, anel de bloqueamento de fase SerDes e teste de conversores A/D e D/A.
