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Déclenchement des cycles de lecture et d'écriture des mémoires DDR3
La séparation des cycles de lecture et d'écriture, pendant l'analyse des performances d'intégrité des signaux des interfaces DDR, est une tâche difficile. Des capacités complètes de déclenchement sont nécessaires, en particulier pour tenter de recréer le diagramme de l'œil en temps réel.
sept. 26, 2018