Verifizierung des additiven Phasenrauschens und der Jitter-Dämpfung von PLLs in digitalen Hochgeschwindigkeits-Designs
Höhere Datenraten in digitalen Designs und bei der drahtlosen Kommunikation erfordern SerDes-Phasenregelschleifen und Clock-Synthesizer mit geringem additiven ...