La separación de los ciclos de lectura y de escritura siempre ha sido una tarea compleja al analizar el rendimiento de la integridad de señal de las interfaces DDR. Por ello, se necesitan amplias capacidades de disparo, especialmente al intentar recrear el diagrama de ojo en tiempo real.
Superposición aleatoria de los ciclos de lectura y escritura de DDR
La calidad de señal de la interfaz DDR es crucial para un funcionamiento fiable del sistema de memoria. El análisis de los datos de ojo es un método común para evaluar la integridad de señal. La arquitectura DDR utiliza el funcionamiento en semidúplex, mediante el cual los ciclos de lectura y escritura se ejecutan en la misma traza de señal en intervalos temporales diferentes. Para diferenciar entre un ciclo de lectura y uno de escritura a efectos del análisis de ojo, los ingenieros observan la alineación de fase de las señales de datos (DQ) y de las señales estroboscópicas (DQS). Utilizar el disparo dedicado para separar los ciclos de lectura/escritura es todo un desafío, pero esto permite evaluar los datos de ojo de un periodo largo en tiempo real.
Ciclos de lectura y escritura
Los osciloscopios R&S®RTP de alto rendimiento cuentan con capacidades de disparo avanzadas. La secuencia A-B del sistema de disparo digital exclusivo permite la configuración de dos condiciones de disparo consecutivas con un retardo temporal preciso y una resolución hasta 1 ps. Una condición de disparo puede combinarse con calificadores lógicos para otros canales. Además, la opción de disparo por zonas R&S®RTP-K19 puede simplificar la configuración permitiendo a los usuarios definir zonas que cumplen visualmente las condiciones de disparo.
Ciclos de lectura y escritura
Los ciclos de lectura y escritura de las interfaces de memoria DDR no están alineados por fases. La arquitectura necesita un controlador de memoria para proporcionar señales estroboscópicas diferenciales (DQS) con el fin de asegurar los datos (DQ) cuando son estables, elevados o bajos. Durante el ciclo de lectura, las DQS y DQ se envían en fase desde la DRAM al controlador de memoria, pero existe un offset de intervalos de unidades (UI) de 0,5 para el ciclo de escritura.
Configuración de disparo A-B con retardo
Si se potencia la relación de fase en el ciclo de escritura, el evento de disparo A puede definirse como un disparo de flanco en la señal DQ. A continuación, un mecanismo de retardo y reseteo limita esta relación para buscar un evento de disparo de flanco B en la señal DQS. El retardo para buscar el evento B debe ser ½ UI.
Otra opción para el evento A es un disparo de ventana para detectar el primer bit DQ tras volver de una secuencia de triple estado (ancho de ventana > 1 UI).
Disparo en preámbulo DQS
Para DDR3, el fragmento de preámbulo DQS es positivo en los ciclos de escritura y negativo en los ciclos de lectura. Los controladores DRAM suelen tener un ancho de bit de preámbulo ligeramente distinto si se compara con el ancho de bit de datos. Este dato puede utilizarse como diferenciador para el disparo. Solo debe definir el disparo de ancho en impulsos con duración superior a 1 UI o utilizar un rango de entre 1 y 1,5 UI. Dado que existen distintas aplicaciones del preámbulo, se recomienda observar primero las características de temporización de preámbulo del dispositivo.
Disparo en preámbulo DQS
Para DDR3, el fragmento de preámbulo DQS es positivo en los ciclos de escritura y negativo en los ciclos de lectura. Los controladores DRAM suelen tener un ancho de bit de preámbulo ligeramente distinto si se compara con el ancho de bit de datos. Este dato puede utilizarse como diferenciador para el disparo. Solo debe definir el disparo de ancho en impulsos con duración superior a 1 UI o utilizar un rango de entre 1 y 1,5 UI. Dado que existen distintas aplicaciones del preámbulo, se recomienda observar primero las características de temporización de preámbulo del dispositivo.
Disparador de zona
El R&S®RTP ofrece un disparo de zona opcional, que resulta útil para evaluar los ciclos de lectura y escritura válidos en función de formas de onda diferenciadas. Las zonas pueden definirse con libertad directamente en la pantalla para distinguir si las señales deberían pasar o no a través de estas. Esto resulta especialmente útil cuando la característica de la forma de onda queda fuera de la definición de disparo.
Para los ciclos de escritura, la DQS está desfasada con la DQ. Es posible definir una zona para garantizar que la señal DQ no infrinja el mismo flanco que la DQS.
Normalmente, la integridad de señal de la memoria DDR se mide en el lado de la DRAM. Esto significa que la señal de escritura tiene una amplitud de tensión menor que la señal de lectura. Por ello, los distintos espacios de una zona pueden inhabilitar los ciclos de lectura en función de la intensidad de la señal (nivel de tensión).
La separación fiable de los ciclos de lectura y de escritura es crucial para evaluar la integridad de señal de las interfaces de memoria DDR. El disparador digital del osciloscopio de alto rendimiento R&S®RTP garantiza un mecanismo de disparo secuencial de precisión. Esto, combinado con el disparador de zona, ofrece capacidades de disparo versátiles y flexibles para las medidas de interfaces de memoria DDR.
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