Tests de integridad de señal

Integridad de señal: medidas de estructura de árbol de reloj, PLL y ADC/DAC

Las nuevas tecnologías de alta velocidad exigen tanto relojes de referencia de jitter ultrabajo como diseños de transmisores y receptores con jitter ultrabajo para los SoC (System on Chip). Se necesitan por tanto nuevos métodos de medida para superar las limitaciones en la base de medida de jitter de los métodos convencionales y poder medir el rendimiento real de jitter de un reloj de referencia o un PLL SerDes. Este rendimiento de jitter debe alcanzarse también en un entorno real de integridad del suministro de corriente de un diseño de sistema, en el que sus interferencias de línea de alimentación inducen un jitter en el reloj o el PLL SerDes. Para su caracterización se emplea generalmente la relación de eliminación de ruido de la fuente de alimentación (PSNR). Dada la creciente complejidad de las tecnologías de alta velocidad, como Ethernet de 112Gbps, se aplica una corrección basada en ADC/DAC, y por tanto es necesario diseñar y caracterizar los correspondientes convertidores de datos analógico/digital y digital/analógico.

Con experiencia en los dominios temporal y frecuencial, y en estrecha colaboración con los organismos de normalización correspondientes, Rohde & Schwarz ofrece soluciones potentes para superar los nuevos desafíos en materia de medida de estructura de árbol del reloj, PLL SerDes y ADC/DAC.

Documentos sobre medidas de estructura en árbol del reloj, PLL y ADC/DAC

Verificando atenuación de jitter y ruido de fase aditivo en bucles de enganche de fase (PLL) en diseños digitales de alta velocidad

Es necesario diseñar bucles de enganche de fase (PLL) SerDes en SoC digitales de alta velocidad para jitter ultrabajo. Debido a su alta sensibilidad de ruido de fase, el analizador de ruido de fase R&S®FSWP es el instrumento preferido para este tipo de tests.

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Verificación del rendimiento real de jitter de relojes en diseños digitales de alta velocidad

A medida que aumentan las velocidades de transmisión, se estrechan los límites de jitter para PCIe Refclks. Gracias a su mayor sensibilidad al jitter, la especificación PCIe Gen5 ha implantado el ensayo basado en analizador de ruido de fase para verificar el comportamiento real del jitter de un Refclk.

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Medidas de jitter inducido por fuentes de alimentación y PSNR en osciladores y relojes de bajo jitter

Los osciladores y relojes de bajo jitter brindan un rendimiento óptimo con líneas de alimentación de alta pureza. Como parte del diseño del sistema integral, también deben rendir en un entorno de integridad de suministro de corriente no ideal y eliminar correctamente el ruido de fase y el jitter inducidos por la fuente de alimentación.

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Verificando las fuentes de reloj

La pureza de la señal de las fuentes de reloj influye directamente en el rendimiento del sistema completo. Para garantizar la correcta operación es necesario verificar si el grado de pureza cumple los requisitos del proyecto.

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Comparación de las medidas de jitter en el dominio frecuencial y temporal

El jitter se puede medir en el dominio tanto temporal como frecuencial. Si bien las medidas del error de intervalo de tiempo basadas en el alcance incluyen todos los tipos de jitter, las medidas de jitter basadas en analizador de ruido de fase se limitan a las señales de reloj; aunque ofrecen una sensibilidad al jitter inigualable.

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Analizador de ruido de fase de 1 MHz a 50 GHz con conversión descendente directa y correlación cruzada

El R&S®FSWP ofrece un rango de frecuencias desde 1 MHz hasta 50 GHz con conversión descendente directa, mezcladores I/Q analógicos y muestreo de señal de banda base. El concepto de PLL tradicional es sustituido por un demodulador FM/AM digital para medidas simultáneas de ruido de fase y de amplitud.

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Configuración de medida para tests de ruido de fase con frecuencias superiores a 50 GHz

Con mezcladores externos, el R&S®FSWP ofrece medidas de ruido de fase por encima de 50 GHz. Puede usarse la correlación cruzada para reducir aún más la contribución de ruido de fase interno del sistema de medida.

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Vídeos sobre medidas de estructura en árbol del reloj, PLL y ADC/DAC

Signal integrity measurements with jitter analysis

Análisis de jitter con R&S®RTO

Medida del jitter del error del intervalo de tiempo con la opción K12 del osciloscopio R&S®RTO. Análisis del jitter del error del intervalo de tiempo de una señal de reloj en vista de estadística, seguimiento, histograma y espectro para detectar perturbaciones en el reloj.

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