シグナルインテグリティー：クロックツリー、PLL、ADC/DACのテスト
最新の高速テクノロジーは、超低ジッタの基準クロックと、システム・オン・チップ（SoCs）の超低ジッタのトランスミッターおよびレシーバーのデザインの両方が必要です。既存の方法のジッタ測定フロアの制限を克服し、基準クロックやSerDes PLLの真のジッタ性能を測定することができる、新しいテスト手法が必要です。このジッタ性能を、パワーレール妨害波から発生するジッタがクロックまたはSerDes PLLに注入される、システムデザインの実際のパワーインテグリティー環境でも実現する必要があります。これは通常、電源ノイズ除去比（PSNR）によって評価されます。112 Gbpsイーサネットなどの高速テクノロジーの複雑化に伴い、ADC/DACベースのイコライゼーションが用いられているため、対応するA/DコンバーターやD/Aコンバーターを設計し特性を評価する必要があります。
ローデ・シュワルツは、タイムドメインと周波数ドメイン両方の専門知識を活用し、関連する規格委員会と緊密に連携することで、クロックツリー、SerDes PLL、ADC/DACのテストにおける新たな課題に対応する高度なソリューションを提供しています。
