DDR ‐ ダブル・データ・レート・メモリ

DDR設計の効率的な検証およびデバッグ

設計の検証およびデバッグ ‐ コンプライアンステスト

速度の上昇、メモリ容量の拡張、電力効率の向上に対する要求の高まりが、JEDECによって定義されているDDR/LPDDRインタフェーステクノロジーの革新を推し進めています。ローデ・シュワルツは、JEDECと緊密に連携しながら、DDRコンプライアンステスト用の高度なソリューションを提供しています。

設計全体の一部として、DDRのメモリコントローラーとメモリデバイスも、別の高速インタフェースや無線信号までもが存在する環境で適切に動作する必要があります。ローデ・シュワルツのDDRテストソリューションでは、コンプライアンステストに加えて、設計の検証およびデバッグをボード／システムレベルで効率的に行うことができます。

インタフェースの検証、デバッグ、コンプライアンステスト、TDR解析用のオシロスコープ
PCBおよびインターコネクト解析用のネットワーク・アナライザ

お問い合わせ

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手順ガイド

DDR3/DDR4メモリ設計の高度なプロービング

DDRメモリ搭載設計のテストでは、測定手法とプロービングソリューションを詳しく調べることも同様に重要です。再現性の高い正確なテスト結果を得るには、適切なプローブの選択、適切な場所でのプロービング、プローブチップのインピーダンスの変更によるインターポーザーの抵抗の補正、ディエンベディングによる測定確度の向上が重要です。

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アプリケーションガイド

DDR3/4メモリ設計のシステム検証／デバッグ

DDRメモリテクノロジー
一般的な設計課題
検証／デバッグ戦略
代表的測定

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ウェビナー

DDRメモリシステム設計の検証およびデバッグ

オシロスコープを使用してDDRメモリシステム設計の検証およびデバッグを実行したベスト事例を紹介します。設計／検証エンジニアは、安定した動作を保証して、寿命全体にわたって変更後の不具合リスクを低減することの重要性を学習することができます。

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DDR3/DDR4システムデザインでの効率的なアイダイアグラム・テスト

DDRのシグナルインテグリティーの問題をデバッグする際には、解析作業を円滑に進めるため、マスクテスト、アイダイアグラム、リード／ライト分離などを実行できるツールが必要です。R&S®RTx-K91（DDR3/DDR3L/LPDDR3）およびR&S®RTx-K93（DDR4/ LPDDR4）オプションは、DDRシステムの検証／デバッグからコンプライアンステストまで、フル・ツール・チェーンを提供します。

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DDR3メモリのリードサイクルおよびライトサイクルのトリガ

DDRメモリインタフェースのシグナルインテグリティーを解析する際には、リードサイクルとライトサイクルを確実に分離することが重要です。R&S®RTP オシロスコープのデジタルトリガとゾーントリガは、DDRメモリインタフェースのテスト向けに汎用的で柔軟なトリガ機能を提供します。

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R&S®RTPによるリアルタイムディエンベディング

DDRメモリデバイスのBGA境界で測定結果を取得するには、インターポーザーの特性をディエンベディングする必要があります。R&S®RTP-K122オプションの追加により、R&S®RTPは、リアルタイムディエンベディングを用いて、ディエンベディング済みの信号に対してリアルタイムに測定とトリガを実行できます。

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