DDR

Verificación y depuración a nivel de sistema en el diseño de memorias DDR3/4

Esta nota de aplicación ofrece una introducción a la tecnología de memorias DDR y explica cuáles son los desafíos más comunes, usualmente relacionados con la naturaleza específica de los datos DDR, los comandos o direcciones y los buses de control. También describe las mediciones más utilizadas para verificar y depurar diseños de sistemas DDR.

El artículo explica cuáles son los puntos de prueba recomendados y cómo realizar la conexión de sondas de osciloscopio, también explica la compensación de los efectos de las interponentes DDR por medio de un proceso de «deembedding». El documento ofrece una descripción sobre cómo verificar eficientemente la integridad de la señal usando mediciones de diagrama de ojos, sistemas de disparo avanzados y funcionalidades TDR/TDT. Debido al gran número de líneas de señales y al dinamismo de la terminación bus, el SSN (ruido de conmutación simultaneo) tiene un gran impacto en el diseño de las memorias DDR, así mismo, la integridad de la señal y la integridad del suministro de corriente son muy dependientes del patrón. Introducimos técnicas para alcanzar altas velocidades de adquisición y ayudar a definir, eficientemente, los peores escenarios posibles, en los cuales el rendimiento de todo el diseño de la memoria se ve afectado. El documento también incluye un análisis más profundo de la integridad del suministro de corriente.

Este documento provee ejemplos de las mejores practicas al momento de realizar procesos de verificación y depuración del diseño y está dirigido tanto a diseñadores de sistemas como a ingenieros de pruebas que trabajan en el diseño de memorias DDR.

Name
Type
Version
Date
Size
System Level Verification and Debug of DDR3/4 Memory Designs | GFM340
Type
Application Note
Version
0e
Date
Oct 30, 2020
Size
3 MB
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