高速デジタルインタフェーステスト, PCIeテスト

PCIe – ペリフェラル・コンポーネント・インターコネクト・エクスプレス

PCIe ‐ システムデザインの適切な検証/最適化

設計の検証およびデバッグ ‐ コンプライアンステスト

PCIeアーキテクチャーは多くのコンピューター設計の核になるもので、ルートコンプレックスを介してプロセッサやメモリサブシステムを終端デバイスに接続します。速度に対する要求の高まりによって、PCI-SIGにおける標準化の取り組みが促進され、データセンター、PC、組み込みアプリケーションへのPCIeの採用が推進されています。ローデ・シュワルツは、PCI-SIGと緊密に連携しながら、PCIeコンプライアンステスト用の高度なソリューションを提供しています。

ローデ・シュワルツのPCIeテストソリューションでは、コンプライアンステストに加えて、別のインタフェースや無線信号が存在する環境を含めて、設計の検証およびデバッグをボード/システムレベルで効率的に行うことができます。

PCI Express Gen 3 - compliance and debug testing

高速デジタルデザインのウェビナー

PCI Express Gen 3 - コンプライアンスおよびデバッグテスト

このウェビナーは、高速デジタルデザインおよびテストに携わるエンジニアを対象としています。特に、PCIe Gen 3インタフェースに焦点を当てて解説します。PCIeテクノロジーについて概観した後、コンプライアンス、プロトコルトリガ/デコード、シグナルインテグリティーのデバッグを目的としたPCIeテストについて説明します。

関連資料
R&S®RTPによるリアルタイムディエンベディング

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PCIeを適切に測定するには、テストフィクスチャとケーブルのディエンベディングが重要になります。R&S®RTP-K122オプションの追加により、R&S®RTPは、リアルタイムディエンベディング機能を用いて、ディエンベディング済みの信号に対してリアルタイムに測定とトリガを実行できます。

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高速インタフェースでの差動測定の最適化

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R&S®RT-ZM モジュラープローブ・システムでは、シングルエンド測定だけでなく、差動モードおよびコモンモードの測定が可能です。グランドの接続により、回路がフローティング状態になるのを防止して、安定した再現性の高い信号を確保できます。

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タイムドメインと周波数ドメインのジッタ測定の比較

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ジッタを、タイムドメインと周波数ドメインで測定できます。オシロスコープベースのTIE測定では、すべてのジッタタイプを測定できます。一方、位相雑音アナライザベースのジッタ測定はクロック信号に制限されますが、非常に優れたジッタ感度を実現できます。

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R&S®ZNBによる高速デジタルPCBの正確な測定

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R&S®ZNBにR&S®ZNB-K20 拡張タイムドメイン解析オプションを追加すると、デジタル高速信号構造に対して、アイダイアグラム、立ち上がり時間、スキューなどの正確なテストを実行できます。リードインおよびリードアウトの影響を取り除くために、追加のディエンベディングツールをインストールすることもできます。

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R&S®RTO オシロスコープによるジッタ解析

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ジッタは、シグナルインテグリティー解析の主要な課題です。R&S®RTP-K12およびR&S®RTO-K12オプションにより、ローデ・シュワルツのオシロスコープは、TIEジッタ、周期ジッタ、サイクル間ジッタなどを測定して、ジッタトラッキング、ヒストグラム、スペクトラムの結果を表示できます。

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PCIe基準クロックのジッタ性能

PCIe基準クロック(Refclk)の真のジッタ性能を検証可能

データレートの上昇に伴い、PCIe Refclkのジッタリミットがますます厳格になっています。位相雑音アナライザ(PNA)の優れたジッタ感度に基づいて、PCIe Gen5規格は、Refclkの真のジッタ性能を検証するPNAベースのテストを公表しました。

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リアルタイム・ディエンベディングの効果
R&S®RTPによるリアルタイムディエンベディング

R&S®RTP-K122オプションによる信号経路のリアルタイムディエンベディング。R&S®RTPでは、ディエンベディング済みの波形を捕捉できるだけでなく、ディエンベディング済みの信号にトリガをかけることができます。

Signal integrity measurements with jitter analysis
オシロスコープによるジッタ解析

R&S®RTO-K12オプションによるTIEジッタの測定。統計、トラッキング、ヒストグラム、スペクトラム表示でクロック信号のTIEジッタを解析して、クロック上の妨害を検出します。

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